β - Ga 2 O 3 具有 有意 掺杂 的 浅 能 级 施主 ( Si ， Ge 和 Sn ) 和 深 能 级 补偿 受 主 掺杂 ( Mg 和 Fe ) ， 其 n 型 掺杂 可 控制 材料 导电 率 变化 范围 达 15 个 数量级 以上 ， 即 从 高 导电性 ( 电阻 率 约 为 10 － 3 Ω · cm ) 到 半 绝缘 性 ( 电阻 率 约 为 1012 Ω · cm ) 。 然而 ， 正 如 其他 氧化物 半导体 一样 ， 不太 可能 实现 p 型 掺 杂 ， 由于 目前 尚未 找到 浅 受 主 掺杂 杂质 ， 其 空穴 的 输运 受 其 价 带 结构 的 限制 而 导致 空穴 的 有效 质量 非 常大 ， 以及 由于 空穴 本身 的 自 陷阱 效应 等 原因 ， βGa 2 O 3 的 单 极 器件 如 场效应 晶体管 将 会 占据 主导 地 位 ， 而 双 极 器件 将 很 难 实现 。 2012 年 ， M . Higashiwaki 等人 ［ 1 ］ 制备 了 第 1 支 n 沟道 Ga 2 O 3 MESFET 器件 ， 栅 长 为 4 μm ， 源 漏 间 距 为 20 μm ， 在 栅 漏电 压 VGS ＜ － 20 V 时 器件 完全 夹 断 ， 三端关 态 的 击穿 电压 为 250 V ， 关 态 时 漏电 流 为 3 μA ， 电流 开关 比 为 104 。 2013 年 ， 该 研究 小 组 ［ 12 ］ 在 Ga 2 O 3 MESFET 器件 基础上 开发 了 耗尽 模 式 的 Ga 2 O 3 MOSFET 。 采用 硅 离子 注入 掺杂 实现 源 和 漏 区域 的 低 电阻 的 欧姆 接触 。 采用 原子 层 沉积 技 术 ( ALD ) 形成 厚度 为 20 nm 的 Al 2 O 3 栅 介质 薄 
膜 ， 实现 对 器件 表面 的 钝化 并 显著 减少 了 栅 极 漏电 流 。 该 器件 的 源 漏 间距 为 20 μm ， 栅 长 为 2 μm ， 能 有效 地 调制 漏 极 电流 ， 并 具有 小于 几 pA mm 的 极 低 的 关 态 漏电 流 ， 电流 开关 比 大于 1010 ， 三端关 态 的 击穿 电压 为 370 V ， 稳定 工作 温度 可达 250 ℃ 。 自 2012 年 第 1 支 Ga 2 O 3 场效应 晶体管 诞生 以来 ， 近 几 年 Ga 2 O 3 场效应 晶体管 的 研究 在 高 击穿 场 强 、 高 击穿 电压 、 高 漏 极 电流 密度 、 增强 型 FET 、 ＲF FET 和 调制 掺杂 FET ( MODFET ) 等 方面 均 有 新 的 重大 进展 。 主要 技术 创新 点 有 : 击穿 场 强 达到 3 . 8 MV cm 的 Ga 2 O 3 MOSFET ; 击穿 电压 大于 750 V 的 场 板 Ga 2 O 3 MOSFET ; 击穿 电压 大于 1 . 85 kV 的 复合 介质 的 场 板 结构 的 β - Ga 2 O 3 MOSFET ; 高 脉冲 电流 密度 的 β - Ga 2 O 3 MOSFET ; 采用 β - Ga 2 O 3 纳 米 膜 转移 的 耗尽 增强 ( D E ) 模式 β - Ga 2 O 3 场效应 晶体管 ( GOOI FET ) ; 漏 极 电流 为 1 . 5 A mm 的 GOOI FET ; 具有 覆盖 鳍 栅 阵列 的 E 模式 的 Ga 2 O 3 FinFET ; 挖 槽 栅 E 模式 的 β - Ga 2 O 3 MOSFET ; 垂直 结构 的 Ga 2 O 3 FinFET ; 高 掺杂 的 欧姆 接触 帽 层 和 亚 微米 栅 挖 槽 的 ＲF β - Ga 2 O 3 MOSFET 以及 调制 掺杂 的 β ( Al 0 . 2 Ga 0 . 8 ) 2 O 3 Ga 2 O 3 FET 。 2016 年 ， A . J . Green 等人 ［ 19 ］ 实现 了 MOVPE 外延 的 掺 Sn 的 Ga 2 O 3 MOSFET ， 其 击穿 场 强 达到 3 . 8 MV cm 。 在 掺 Mg 半 绝缘 β - Ga 2 O 3 ( 100 ) 衬 底 上 ， 采用 MOVPE 外延 掺 Sn 的 Ga 2 O 3 层 ( 厚度 为 200 nm ， Sn 的 掺杂 浓度 为 1 . 7 × 1018 cm － 3 ) ， 栅 介质 为 20 nm 厚 的 Al 2 O 3 ， 栅 长 2 μm ， 源 漏 间距 3 . 4 μm ， 栅 漏 间距 0 . 6 μm ; 器件 的 夹 断电 压为 － 30 V ， 夹 断电 流 密度 为 100 nA mm ， 电流 开关 比 大于 107 。 器件 的 栅 漏 关 态 电压 为 250 V ， 根据 0 . 6 μm 的 栅 漏 间距 计算 相应 的 栅 漏电 场 大于 3 . 8 MV cm ， 是 所 报道 各 类 晶体管 中 的 最高 值 ， 并 超过 了 体 GaN 和 SiC 的 击穿 场 强 的 理论 极限 。 在 Ga 2 O 3 场效应 晶体管 的 栅 － 漏 极 耗尽 区 存在 不 受控 的 高 电场 ， 并 将 影响 器件 的 应用 和 可靠性 ， 特别 是 会 导致 过早 的 碰撞 电离 击穿 以及 与 表面 充电 相关 的 器件 开关 性能 的 退化 。 为 控制 该 高 电场 ， 2016 年 ， M . H . Wong 等人 ［ 34 ］ 实现 了 击穿 电压 大于 750 V 的 场 板 Ga 2 O 3 MOSFET ， 采用 与 栅 极 连接 的 场 板 ( 栅 极 漏 侧 场 板 长度 为 2 . 5 μm ) 使 器件 的 击穿 电压 得 以 实质性 的 增强 。 在 掺 Fe 的 半 绝缘 Ga 2 O 3 ( 010 ) 衬 底上 采用 MBE 外延 生长 厚度 为 1 . 2 μm 的 非 掺 杂 Ga 2 O 3 缓冲 层 ， 器件 沟道 在 该 缓冲 层 上 由 选择性 区域 的 Si 离子 注入 掺杂 形成 ( 深度 0 . 3 μm ， 峰 值 掺杂 浓度 为 3 × 1017 cm － 3 ) ， 欧姆 接触 区 Si 离子 注入 的 深度 为 0 . 15 μm ， 峰 值 掺杂 浓度 为 5 × 1019 cm － 3 ; 采用 高 阻 外延 层 来 实现 电 隔离 ， 无 台面 腐蚀 ; 采用 Al 2 O 3 ( 20 μm ) SiO 2 ( 400 μm ) 复合 介质 钝化 层 ; 有效 的 表面 钝化 和 高 质量 的 Ga 2 O 3 材料 有助于 抑制 漏 极 电流 崩塌 。 该 器件 栅 长 为 2 μm ， 栅 源 间 距 5 μm ， 栅 漏 间距 15 μm ， 器件 的 最大 漏 极 电流 密度 为 78 mA mm ， 关 态 击穿 电压 755 V ， 电流 开 关 比 大于 109 ， 稳态 工作 温度 达 300 ℃ 。 2018 年 ， K . Zeng 等人 ［ 35 ］ 实现 了 具有 复合 介质 场 板 结构 的 β - Ga 2 O 3 MOSFET ， 其 击穿 电压 大于 1 . 85 kV 。 为了 消除 沟道 外部 如场 板 氧化 层 中 的 非 本 征 击穿 ， 采用 了 复合 介质 场 板 结构 : 接近 栅 极 边缘 顶部 的 是 高 密 度 高 质量 的 ALD SiO 2 ( 厚度 为 50 nm ) ， 底部 为 PECVD SiO 2 ( 厚度 约 为 350 nm ) ， 并 优化 设计 了 场 板 延伸 长度 以 减少 峰 值 电场 ， 其 最优 延伸 长度 约 为 栅 漏 间距 的 一半 。 为了 抑制 空气 中 的 击穿 ， 采用 了 一种 介 电 液体 ( 全 氟 三 丁 胺 ) 来 替代 空气 ， 其 介 电 强度 比 空气 高出 近 4 倍 。 在 掺 Fe 的 半 绝缘 β - Ga 2 O 3 ( 010 ) 衬 底上 ， 采用 MBE 外延 生长 厚度 
为 200 nm 掺 Sn 的 Ga 2 O 3 层 ( 掺杂 浓度 为 2 . 0 × 1017 cm － 3 ) 和 厚度 为 200 nm 非 故意 掺杂 的 缓冲 层 ， 栅 介质 为 厚度 20 nm 的 SiO 2 ; 该 器件 栅 长 为 5 μm ， 栅 源 间距 3 μm ， 栅 漏 间距 20 μm ， 在 全 氟 三 丁 胺 的 封 装 环境 下 ， 器件 的 三 端 击穿 电压 为 1 850 V 。 β - Ga 2 O 3 MOSFET 在 提高 击穿 场 强 和 击穿 电压 方面 已 有 较 大 进展 ， 但 由于 自 热效应 等 使 其 具有 较 低 漏 极 电流 密度 ， 成为 其 发展 的 瓶颈 。 2017 年 ， N . A . Moser 等人 ［ 36 ］ 实现 了 高 脉冲 电流 密度 的 βGa 2 O 3 MOSFET 。 在 掺 Fe 的 半 绝缘 β - Ga 2 O 3 ( 010 ) 衬 底上 ， 采用 MBE 外延 200 nm 厚 的 掺 Sn Ga 2 O 3 层 ( 载 流 子 浓度 为 0 . 7 × 1018 ～ 1 . 6 × 1018 cm － 3 ) ， 其 栅 长 为 2 μm ， 源 漏 间距 为 15 μm ， 栅 漏 间距 为 12 . 5 μm ， 栅 介质 为 采用 等离子 增强 原子 层 淀 积 厚 度 为 20 nm 的 HfO 2 。 所有 不同 载 流 子 浓度 的 器件 的 开关 电流 比 均 大于 108 ， 栅 漏 间距 为 10 . 5 μm 的 器件 击穿 电压 大于 400 V 。 为 减少 器件 自 热效应 的 影响 ， 采用 脉冲 电流 进行 测试 ( 脉 宽 200 ns ， 占 空 比 0 . 001 % ) ， 测试 结果 表明 ， 器件 栅 长 为 2 μm 时 ， 具有 最低 薄 层 电阻 的 器件 的 脉冲 电流 密度 大于 450 mA mm 。 β - Ga 2 O 3 晶体 有 一些 独特 的 属性 ， 例如 ， 在 ( 100 ) 晶 面 ， 沿着 ［ 100 ］ 晶 向 具有 较 大 的 晶 格 常 数 ( 1 . 223 nm ) ， 可 简单 地 将 其解 理 为 薄 带 或 纳 米 膜 。 因此 ， 通过 将 β - Ga 2 O 3 纳 米 膜 转移 到 SiO 2 Si 基 板上 ， 然后 采用 常规 器件 制造 工艺 ， 即可 形成 在 绝缘体 上 的 GOOI FET 。 2017 年 ， H . Zhou 等人 ［ 37 ］ 实现 了 漏 极 电流 分别 为 600 mA mm 和 450 mA mm 的 高性能 耗尽 增强 ( D E ) 模式 的 GOOI FET 。 在 该 器件 中 ， 可以 通过 改变 β - Ga 2 O 3 纳 米 薄膜 的 厚度 来 调制 器件 的 阈 值 电压 ( VTH ) ， 如 适当 减小 βGa 2 O 3 纳 米 膜 的 厚度 即可 简单 地 实现 增强 模式 的 GOOI FET 。 由于 β - Ga 2 O 3 和 SiO 2 之间 良好 的 界面 特性 以及 β - Ga 2 O 3 的 宽带 隙 ， 该 器件 转移 特性 的 滞 后 可 忽略 。 在 厚度 为 300 nm 的 SiO 2 的 p + + Si 衬 底 上 ， 沟道 是 转移 的 高 掺杂 ( 100 ) β - Ga 2 O 3 纳 米 薄 膜 ( 纳 米 薄膜 掺杂 浓度 为 2 . 7 × 1018 cm － 3 ， D E 模 式 的 沟道 厚度 分别 为 94 nm 和 78 nm ) ， D E 模式 器件 的 栅 极 长度 ( 即 源 漏 间距 ) 分别 为 0 . 85 μm 和 1 . 3 μm ， 栅 宽 为 0 . 3 ～ 1 μm 。 D E 模式 器件 在 栅 偏 置 为 120 V ， 漏 极 偏 置 分别 为 8 V 和 13 V 时 ， 最 大 漏电 流 密度 分别 为 600 mA mm 和 450 mA mm ， 电流 开关 比 均 大于 1010 ， 亚 阈 值 斜 率 分别 为 250 mV dec 和 140 mV dec 。 源 漏 间距 为 0 . 9 μm 、 纳 米 膜 厚度 为 61 nm 的 增强 模式 GOOI FET ， 其 击 穿 电压 为 185 V ， 模拟 计算 的 沟道 平均 电场 为 2 MV cm ， 显示 出 GOOI FET 在 未来 电力 器件 应用 中 的 较 大 潜力 。 通过 增加 GOOI FET 中 β - Ga 2 O 3 纳 米 薄膜 的 掺杂 浓度 和 进一步 缩小 器件 的 尺寸 ， 可 使 其 漏 极 电流 密度 进一步 提高 。 2017 年 ， H . Zhou 等 人 ［ 38 ］ 实现 了 漏 极 电流 密度 为 1 . 5 A mm 的 GOOI FET 并 对 自 热效应 进行 了 研究 。 在 具有 300 nm 厚 SiO 2 的 p + + Si 衬 底上 ， D E 模 器件 的 沟道 厚度 分别 为 70 nm 和 55 nm ， 其 ( 100 ) β - Ga 2 O 3 纳 米 薄膜 的 掺杂 浓度 均为 8 . 0 × 1018 cm － 3 ， 栅 极 长度 ( 源 漏 间距 ) 为 0 . 3 μm ， 其 漏 极 电流 密度 分别 达到 1 . 5 A mm 和 1 . 0 A mm ， 电流 开关 比 大于 1010 ， 即 使 在 厚度 为 300 nm 的 SiO 2 的 栅 介质 下 ， 亚 阈 值 斜 率 也 能 达到 150 mV dec 。